La tempistica di DRAM che possa essere modificata all'interno di controlli del BIOS di un sistema il numero di clock di memoria effettivo cicli (metà la velocità di clock con etichetta della memoria) prima che la memoria esegua un'azione specifica. Più bassa è la tempistica, il più veloce il tempo di reazione della vostra memoria, velocizzare il tuo sistema nel processo. Ognuno dei quattro numeri rappresenta una diversa impostazione, in ordine dal primo all'ultimo: RAS CAS Delay, precarica RAS, attivo a ritardo di precarica e riga tempo attivo. Impostazioni di temporizzazione possono essere abbassate solo per quanto riguarda l'impostazione più bassa a cui la scheda madre è fabbricata per eseguire.

RAS a CAS Delay

Il primo numero nella sequenza di timing DRAM numero quattro è il RAS a CAS Delay. Dati all'interno della memoria di un sistema sono disposti in una matrice di numeri composta da righe e colonne. Per accedere ai dati all'interno della memoria, il sistema deve prima attivare la riga dove si trovano i dati e quindi la colonna. Il primo segnale, la riga indirizzo Strobe (RAS), viene inviato per attivare la riga, e poi il secondo segnale, la colonna Indirizzo Strobe (CAS), viene inviato per attivare la colonna, l'accesso ai dati. Il tempo tra i due segnali è il RAS a CAS Delay, ovvero nel caso di 9-9-9-24 calendario esempio nove cicli di clock.

Precarica RAS

Il secondo numero nella sequenza è la precarica RAS. Una volta che si accede a dati memorizzati, il sistema deve chiudere la riga di dati al fine di inviare un altro comando di accesso alla riga della successiva porzione di dati. La precarica RAS è il ritardo tra il comando per chiudere la riga in previsione del prossimo comando di accesso e la chiusura effettiva della riga..--il tempo che necessario tra la disattivazione dell'accesso a una riga di dati e l'inizio dell'accesso a un'altra riga di dati. Nella sequenza di temporizzazione di esempio, questo sarebbe nove cicli di clock.

Attivo per ritardo di precarica

Dopo l'accesso a una posizione di memoria, c'è un lieve ritardo prima che il sistema può accedere alla posizione successiva. Questo ritardo è attivo per ritardo di precarica, il terzo numero nella sequenza di temporizzazione (nove cicli di clock della sequenza di 9-9-9-24). Fino a quando questo ritardo si snoda verso il basso, un comando aggiuntivo di precarica non può essere avviato, limitando l'accesso alla memoria nel processo.

Tempo attivo riga

Il numero finale della sequenza di timing 9-9-9-24 è il tempo attivo di riga del modulo di memoria. Il tempo attivo di riga rappresenta il tempo di ritardo tra il momento che una parte dei dati è richiesto e il punto in cui è possibile accedere alla riga di dati. Questo permette l'apertura della riga in preparazione per l'accesso ai dati contenuti all'interno di un Row Address Strobe e Column Address Strobe. Questo processo inizia il processo di accesso di dati per la lettura o la scrittura al modulo DRAM.