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Come utilizzare Verilog HDL

Chip di logica digitale e Verilog HDL è un linguaggio di descrizione hardware utilizzato per modellare sistemi elettronici, come i circuiti analogici e a segnale misto.... La lingua è molto simile al linguaggio di programmazione C. Consente di creare disegni con un elevato livello di astrazione. È anche un linguaggio di programmazione tra maiuscole e minuscole che utilizza un pre-processore, che elabora i relativi dati di input come output..--da utilizzare come input in un altro programma, come necessario.

Istruzioni

1

Xilinx ISE di avvio e fare clic su "File", "Nuovo progetto". Scegli "Full_Adder" e "HDL per primo livello" sotto "Nome progetto".

2

Selezionare le impostazioni preferite, basato sul sistema specifico che si sta operando. Ad esempio, se si utilizza "Strumento di sintesi", selezionare "XST Simulator," "ISE Simulator" e "Verilog" come lingua preferita.

3

Fare clic su "Nuova origine" sotto la pagina "Creare una nuova fonte". Selezionare "Verilog modulo." Impostare a "Half_Adder" e fare clic su "Next" fino a quando viene visualizzata la pagina "Finish". Fare clic su "Fine".

4

Lanciare il modulo che configuri. Inserisci il tuo ingressi e uscite con primitive. Ad esempio, creare una"mezza" dovrebbero essere due, 1-bit ingressi e due, 1-bit uscite. Fare clic su "Synthesize" e poi "Esegui" dopo aver inserito il vostro input e output.

5

Fare doppio clic su "Visualizza RTL" sotto "Sintesi". Questo vi darà un diagramma dell'hardware. Verificare che è programmato, come desiderato.